DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado (2014)
- Authors:
- Autor USP: CASTILLO, ERNESTO CRISTOPHER VILLEGAS - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Subjects: CIRCUITOS FPGA; MICROELETRÔNICA
- Keywords: REDES INTRACHIP; ALGORITMOS DE ROTEAMENTO; DEADLOCK; RECONFIGURAÇÃO PARCIAL DINÂMICA
- Language: Português
- Abstract: O aumento da capacidade dos Sistemas sobre Silício (SoCs do inglês, System on-Chip) tem levado Redes Intrachip (NoCs do inglês, Network on-Chip) a serem utilizadas como interface de comunicação de Módulos de Processamento de sistemas complexos, e particularmente em Sistemas Dinamicamente Reconfiguráveis a serem implementados sobre FPGAs com capacidade de reconfiguração parcial. Algumas estratégias de reconfiguração geram cenários com NoCs irregulares e indiretas, fato que força o sistema a atualizar o seu algoritmo de roteamento a fim de se evitar problemas de comunicação de dados, como deadlock e livelock. O presente trabalho apresenta uma NoC Dinamicamente Reconfigurável (DRNoC do inglês, Dynamically Reconfigurable Newtwork on-Chip) utilizando o Algoritmo de Roteamento Ordenado por Dimensão Flexibilizado (FDOR do inglês, Flexible Dimension Order Routing) que se caracteriza principalmente sua simplicidade, baixa complexidade e ser livre de deadlock. No presente trabalho, foi implementada a ferramenta DRSimGen, que gera código VHDL da arquitetura da NoC associada, para ser utilizado com qualquer aplicação específica com reconfiguração parcial dinâmica. Esta ferramenta gera os roteadores, módulos de processamento, além de um Sistema de Controle de Reconfiguração Parcial Dinâmica que pode ser utilizado junto com o Sistema de Reconfiguração do algoritmo de roteamento baseado em FDOR, já desenvolvido por outros anteriormente. A ferramenta também gera componentes de testbench para a simulação do sistema, baseados na técnica de Chaveamento Dinâmico de Circuitos; são utilizadas chaves de isolação para emular os processos de reconfiguração parcial dinâmica. Os resultados destes experimentos ajudaram a determinar o comportamento desejado do sistema.Também foram feitas simulações da implementação do FDOR em descrição de alto nível, com a finalidade de determinar seu desempenho na transferência de dados que ajudarão a definir o posicionamento dos módulos de processamento sobre a estrutura da rede. Os resultados dos experimentos tem demonstrado a viabilidade desta estratégia, levando à conclusão que o algoritmo FDOR é uma solução adequada para DRNoCs.
- Imprenta:
- Data da defesa: 09.12.2014
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ABNT
VILLEGAS CASTILLO, Ernesto Cristopher. DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-101031/. Acesso em: 21 maio 2024. -
APA
Villegas Castillo, E. C. (2014). DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-101031/ -
NLM
Villegas Castillo EC. DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado [Internet]. 2014 ;[citado 2024 maio 21 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-101031/ -
Vancouver
Villegas Castillo EC. DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado [Internet]. 2014 ;[citado 2024 maio 21 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-101031/
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