Projeto de um gate-array ecl de logica a dois niveis (1984)
- Authors:
- Autor USP: MORAES, MIRYAN - EP
- Unidade: EP
- Sigla do Departamento: PEL
- Assunto: PROJETO LÓGICO DE COMPUTADORES
- Language: Português
- Abstract: Esse trabalho apresenta o projeto de um “Gate-Array” ECL de Lógica a Dois Níveis. Inicialmente, projetou-se a porta OU-NOU ECL para tempos de atraso da ordem de 1ns. Em seguida, determinou-se a geometria do transistor adotando-se parâmetros com base em trabalhos executados no LME. A abertura do contato de emissor é de 5µm. Verificou-se que os parâmetros do transistor que mais influem no comportamento elétrico da porta ECL são a resistência de contato de base RB e a capacitância de junção base-coletor. O elemento básico do “Gate-Array” é a célula maior, constituída de quatro células menores e uma célula de polarização. Na célula menor, é possível implementar uma porta OU/NOU ECL de duas entradas e seis saídas. Na célula de polarização situa-se a fonte de tensão de referência de -1,29 V e quatro diodos grampeadores. Os diodos são utilizados para interconectar coletores; com tal procedimento se obtém a função lógica E. Interconexão de emissores são utilizados para realizar a função lógica OU rápida. Esses dois tipos de ligação foram estudados e são apresentados no trabalho. Um conjunto de treze funções lógicas foi implementado nas células maiores do “Gate-Array”. O comportamento dinâmico e potência dissipada para essas funções são apresentados. A célula de saída e o transistor de saída, elementos de interface entre as células internas do “Gate-Array” e o circuito externo, são também apresentados bem como a arquitetura do “Gate-Array”. A área do “Gate-Array” é de 3010 x 30110µm2.
- Imprenta:
- Data da defesa: 17.02.1984
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ABNT
MORAES, Miryam de. Projeto de um gate-array ecl de logica a dois niveis. 1984. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 1984. . Acesso em: 20 abr. 2024. -
APA
Moraes, M. de. (1984). Projeto de um gate-array ecl de logica a dois niveis (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. -
NLM
Moraes M de. Projeto de um gate-array ecl de logica a dois niveis. 1984 ;[citado 2024 abr. 20 ] -
Vancouver
Moraes M de. Projeto de um gate-array ecl de logica a dois niveis. 1984 ;[citado 2024 abr. 20 ]
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