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LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (2015)

  • Authors:
  • USP affiliated authors: OLIVEIRA, CRISTIANO BACELAR DE - ICMC
  • USP Schools: ICMC
  • Subjects: COMPUTAÇÃO RECONFIGURÁVEL; CIRCUITOS FPGA; HARDWARE; GERADORES DE COMPILADORES
  • Keywords: Compiladores; Compilers; FPGA; FPGA; HLS; HLS; Memória; Memory; Reconfigurable Computing
  • Language: Português
  • Abstract: Considerando a crescente demanda por desempenho em sistemas computacionais, a implementação de algoritmos diretamente em hardware com o uso de FPGAs (Field-programmable Gate Arrays) é uma alternativa que tem apresentado bons resultados. Porém, os desafios de programação envolvidos no uso de FPGAs, de tal forma a explorar eficientemente seus recursos, limita o número de desenvolvedores em função da predominância do paradigma de programação tradicionalmente sequencial, imposto pelas linguagens imperativas. Assim, este trabalho busca desenvolver mecanismos que facilitem o desenvolvimento com FPGAs, otimizando o uso de memória e explorando o paralelismo das operações. Este documento apresenta a tese de doutorado de título LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. Dado que a latência para leitura e escrita de dados têm sido um gargalo para algumas aplicações de alto desempenho, este trabalho trata do desenvolvimento de técnicas para geração de arquiteturas de hardware, considerando aspectos relativos ao mapeamento, gerenciamento e acesso à memória em arquiteturas reconfiguráveis. Para isto, o projeto desenvolvido utiliza como base a linguagem LALP, cujo foco é o tratamento de loops com a técnica de loop pipelining. As técnicas descritas nesta tese são empregadas no desenvolvimento do framework LALP+, o qual estende LALP com a implementação de novas características e funcionalidades, de forma a contribuir para o aumento do seu nível deabstração. As arquiteturas criadas utilizando LALP+ foram comparadas às geradas por ferramentas comerciais e acadêmicas, tendo apresentado, em média, um melhor desempenho, com redução do tempo de execução de 10,01 X, no melhor caso. Espera-se, por meio das contribuições aqui apresentadas, facilitar a implementação de produtos e projetos relacionados a aplicações de computação de alto desempenho que envolvam o uso de arquiteturas reconfiguráveis, promovendo uma maior absorção desta tecnologia.
  • Imprenta:
  • Data da defesa: 21.12.2015
  • Acesso online ao documento

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    BibliotecaCód. de barrasNúm. de chamada
    ICMC30300051117T O48Lu e.1
    How to cite
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    • ABNT

      OLIVEIRA, Cristiano Bacelar de; CARDOSO, João Manuel Paiva; MARQUES, Eduardo. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2015.Universidade de São Paulo, São Carlos, 2015. Disponível em: < http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/ >.
    • APA

      Oliveira, C. B. de, Cardoso, J. M. P., & Marques, E. (2015). LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
    • NLM

      Oliveira CB de, Cardoso JMP, Marques E. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
    • Vancouver

      Oliveira CB de, Cardoso JMP, Marques E. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/

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