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Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (2015)

  • Authors:
  • USP affiliated authors: CUNHA JUNIOR, HÉLIO FERNANDES DA - ICMC
  • USP Schools: ICMC
  • Sigla do Departamento: SSC
  • Subjects: HARDWARE; CIRCUITOS FPGA; CIRCUITOS INTEGRADOS; REDES E COMUNICAÇÃO DE DADOS
  • Keywords: DSP; DSP; Ethernet; Ethernet; FPGA; FPGA; Network-on-chip; Network-on-chip
  • Language: Português
  • Abstract: Com o crescimento acelerado da complexidade das aplicações e softwares que exigem alto desempenho, o hardware e sua arquitetura passou por algumas mudanças para que pudesse atender essa necessidade. Uma das abordagens propostas e desenvolvidas para suportar essas aplicações, foi a integração de mais de um core de processamento em um único circuito integrado. Inicialmente, a comunicação utilizando barramento foi escolhida, pela sua vantagem de reuso comparado a ponto a ponto. No entanto, com o aumento acelerado da quantidade de cores nos Systems-on-Chip (SoC), essa abordagem passou a apresentar problemas para suportar a comunicação interna. Uma alternativa que vem sendo explorada é a Network-on-Chip (NoC), uma abordagem que propõe utilizar o conhecimento de redes comuns em projetos de comunicação interna de SoC. Esse trabalho fornece uma arquitetura de NoC completa, configurável, parametrizável e no padrão Ethernet. Os três módulos básicos da NoC, Network Adapter (NA), Link e Switch, são implementados e disponibilizados. Os resultados foram obtidos utilizando o FPGA Stratix IV da Altera. As métricas de desempenho utilizadas para validação da NoC são a área no FPGA e o atraso na comunicação. Os parâmetros disponibilizados são referentes as configurações dos módulos desenvolvidos, considerando características apresentadas de aplicações DSP (Digital Signal Processing). O experimento utilizando dois NAs, dois cores e um Switch precisou de 7310 ALUTs do FPGA EP4SGX230KF40C2ES oque corresponde a 4% dos seus recursos lógicos. O tempo gasto para a transmissão de um quadro ethernet de 64 Bytes foi de 422 ciclos de clock a uma frequência de 50MHz.
  • Imprenta:
  • Data da defesa: 03.06.2015
  • Acesso online ao documento

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    BibliotecaCód. de barrasNúm. de chamada
    ICMC30300051157T C972us e.1
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    • ABNT

      CUNHA JUNIOR, Hélio Fernandes da; BONATO, Vanderlei. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA. 2015.Universidade de São Paulo, São Carlos, 2015. Disponível em: < http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/ >.
    • APA

      Cunha Junior, H. F. da, & Bonato, V. (2015). Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
    • NLM

      Cunha Junior HF da, Bonato V. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
    • Vancouver

      Cunha Junior HF da, Bonato V. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/

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