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Artigo de periodico
Improved operation of graded-channel SOI nMOSFETs down to liquid helium temperature (2016)
Pavanello, Marcelo Antonio ; Souza, Michelly de; Ribeiro, Thales Augusto; Martino, João Antonio ; Flandre, Denis
Source: Semiconductor Science and Technology. Unidade: EP
Subjects: SILÍCIO, SEMICONDUTORES
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ABNT
PAVANELLO, Marcelo Antonio et al. Improved operation of graded-channel SOI nMOSFETs down to liquid helium temperature. Semiconductor Science and Technology, v. 31, n. 11, p. 114005, 2016Tradução . . Disponível em: https://doi.org/10.1088/0268-1242/31/11/114005. Acesso em: 24 maio 2024.
APA
Pavanello, M. A., Souza, M. de, Ribeiro, T. A., Martino, J. A., & Flandre, D. (2016). Improved operation of graded-channel SOI nMOSFETs down to liquid helium temperature. Semiconductor Science and Technology, 31( 11), 114005. doi:10.1088/0268-1242/31/11/114005
NLM
Pavanello MA, Souza M de, Ribeiro TA, Martino JA, Flandre D. Improved operation of graded-channel SOI nMOSFETs down to liquid helium temperature [Internet]. Semiconductor Science and Technology. 2016 ; 31( 11): 114005.[citado 2024 maio 24 ] Available from: https://doi.org/10.1088/0268-1242/31/11/114005
Vancouver
Pavanello MA, Souza M de, Ribeiro TA, Martino JA, Flandre D. Improved operation of graded-channel SOI nMOSFETs down to liquid helium temperature [Internet]. Semiconductor Science and Technology. 2016 ; 31( 11): 114005.[citado 2024 maio 24 ] Available from: https://doi.org/10.1088/0268-1242/31/11/114005
Tese (Doutorado)
Efeito da tensão mecânica no ruído de baixa frequência de transistores SOI planares e tridimensionais (2015)
Souza, Marcio Alves Sodré de; Pavanello, Marcelo Antonio (Orientador)
Unidade: EP
Subjects: TRANSISTORES, ENCAPSULAMENTO ELETRÔNICO, TENSÃO DOS MATERIAIS
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ABNT
SOUZA, Marcio Alves Sodré de. Efeito da tensão mecânica no ruído de baixa frequência de transistores SOI planares e tridimensionais. 2015. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15072016-142254/. Acesso em: 24 maio 2024.
APA
Souza, M. A. S. de. (2015). Efeito da tensão mecânica no ruído de baixa frequência de transistores SOI planares e tridimensionais (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15072016-142254/
NLM
Souza MAS de. Efeito da tensão mecânica no ruído de baixa frequência de transistores SOI planares e tridimensionais [Internet]. 2015 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15072016-142254/
Vancouver
Souza MAS de. Efeito da tensão mecânica no ruído de baixa frequência de transistores SOI planares e tridimensionais [Internet]. 2015 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15072016-142254/
Tese (Doutorado)
Operação e modelagem de transistores MOS sem junções (2013)
Doria, Renan Trevisoli ; Pavanello, Marcelo Antonio (Orientador)
Unidade: EP
Subjects: TRANSISTORES, SILÍCIO, DISPOSITIVOS ELETRÔNICOS, MEDIDAS ELÉTRICAS
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ABNT
DORIA, Renan Trevisoli. Operação e modelagem de transistores MOS sem junções. 2013. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/. Acesso em: 24 maio 2024.
APA
Doria, R. T. (2013). Operação e modelagem de transistores MOS sem junções (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/
NLM
Doria RT. Operação e modelagem de transistores MOS sem junções [Internet]. 2013 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/
Vancouver
Doria RT. Operação e modelagem de transistores MOS sem junções [Internet]. 2013 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/
Artigo de periodico
Low-frequency noise of n-type triple gate FinFETs fabricated on standard and 45° rotated substrates (2013)
Doria, Rodrigo Trevisoli ; Martino, João Antonio ; Simoen, Eddy ; Claeys, Cor ; Pavanello, Marcelo Antonio
Source: Solid-State Electronics. Unidade: EP
Assunto: SILÍCIO
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ABNT
DORIA, Rodrigo Trevisoli et al. Low-frequency noise of n-type triple gate FinFETs fabricated on standard and 45° rotated substrates. Solid-State Electronics, v. 90, p. 121-126, 2013Tradução . . Disponível em: https://doi.org/10.1016/j.sse.2013.02.042. Acesso em: 24 maio 2024.
APA
Doria, R. T., Martino, J. A., Simoen, E., Claeys, C., & Pavanello, M. A. (2013). Low-frequency noise of n-type triple gate FinFETs fabricated on standard and 45° rotated substrates. Solid-State Electronics, 90, 121-126. doi:10.1016/j.sse.2013.02.042
NLM
Doria RT, Martino JA, Simoen E, Claeys C, Pavanello MA. Low-frequency noise of n-type triple gate FinFETs fabricated on standard and 45° rotated substrates [Internet]. Solid-State Electronics. 2013 ; 90 121-126.[citado 2024 maio 24 ] Available from: https://doi.org/10.1016/j.sse.2013.02.042
Vancouver
Doria RT, Martino JA, Simoen E, Claeys C, Pavanello MA. Low-frequency noise of n-type triple gate FinFETs fabricated on standard and 45° rotated substrates [Internet]. Solid-State Electronics. 2013 ; 90 121-126.[citado 2024 maio 24 ] Available from: https://doi.org/10.1016/j.sse.2013.02.042
Trabalho de evento
Comparative study of biaxial and uniaxial mechanical stress influence on the low frequency noise of fully depleted SOI nMOSFETs operating in triode and saturation regime (2012)
Souza, Marcio Alves Sodré de; Doria, Rodrigo Trevisoli ; Souza, Michelly de ; Martino, João Antonio ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
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ABNT
SOUZA, Marcio Alves Sodré de et al. Comparative study of biaxial and uniaxial mechanical stress influence on the low frequency noise of fully depleted SOI nMOSFETs operating in triode and saturation regime. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0077ecst. Acesso em: 24 maio 2024.
APA
Souza, M. A. S. de, Doria, R. T., Souza, M. de, Martino, J. A., & Pavanello, M. A. (2012). Comparative study of biaxial and uniaxial mechanical stress influence on the low frequency noise of fully depleted SOI nMOSFETs operating in triode and saturation regime. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0077ecst
NLM
Souza MAS de, Doria RT, Souza M de, Martino JA, Pavanello MA. Comparative study of biaxial and uniaxial mechanical stress influence on the low frequency noise of fully depleted SOI nMOSFETs operating in triode and saturation regime [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0077ecst
Vancouver
Souza MAS de, Doria RT, Souza M de, Martino JA, Pavanello MA. Comparative study of biaxial and uniaxial mechanical stress influence on the low frequency noise of fully depleted SOI nMOSFETs operating in triode and saturation regime [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0077ecst
Trabalho de evento
Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors (2012)
Trevisoli, Renan ; Doria, Rodrigo Trevisoli ; Souza, Michelly de ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
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ABNT
TREVISOLI, Renan et al. Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0207ecst. Acesso em: 24 maio 2024.
APA
Trevisoli, R., Doria, R. T., Souza, M. de, & Pavanello, M. A. (2012). Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0207ecst
NLM
Trevisoli R, Doria RT, Souza M de, Pavanello MA. Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0207ecst
Vancouver
Trevisoli R, Doria RT, Souza M de, Pavanello MA. Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0207ecst
Trabalho de evento
Liquid helium temperature operation of graded-channel SOI nMOSFETs (2012)
Souza, Michelly de ; Kilchytska, Valeriya ; Flandre, Denis ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA, Michelly de et al. Liquid helium temperature operation of graded-channel SOI nMOSFETs. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0135ecst. Acesso em: 24 maio 2024.
APA
Souza, M. de, Kilchytska, V., Flandre, D., & Pavanello, M. A. (2012). Liquid helium temperature operation of graded-channel SOI nMOSFETs. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0135ecst
NLM
Souza M de, Kilchytska V, Flandre D, Pavanello MA. Liquid helium temperature operation of graded-channel SOI nMOSFETs [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0135ecst
Vancouver
Souza M de, Kilchytska V, Flandre D, Pavanello MA. Liquid helium temperature operation of graded-channel SOI nMOSFETs [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0135ecst
Trabalho de evento
Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements (2012)
Mariniello, Genaro ; Doria, Rodrigo Trevisoli ; Trevisoli, Renan ; Souza, Michelly de ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
MARINIELLO, Genaro et al. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0231ecst. Acesso em: 24 maio 2024.
APA
Mariniello, G., Doria, R. T., Trevisoli, R., Souza, M. de, & Pavanello, M. A. (2012). Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0231ecst
NLM
Mariniello G, Doria RT, Trevisoli R, Souza M de, Pavanello MA. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0231ecst
Vancouver
Mariniello G, Doria RT, Trevisoli R, Souza M de, Pavanello MA. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0231ecst
Trabalho de evento
Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance (2012)
Doria, Rodrigo Trevisoli ; Trevisoli, Renan ; Souza, Michelly de ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DORIA, Rodrigo Trevisoli et al. Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0215ecst. Acesso em: 24 maio 2024.
APA
Doria, R. T., Trevisoli, R., Souza, M. de, & Pavanello, M. A. (2012). Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0215ecst
NLM
Doria RT, Trevisoli R, Souza M de, Pavanello MA. Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0215ecst
Vancouver
Doria RT, Trevisoli R, Souza M de, Pavanello MA. Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0215ecst
Trabalho de evento
Simulation of a Miller OpAmp with FinFETs at High temperatures (2012)
Contreras, Esteban ; Cerdeira, Antonio ; Pavanello, Marcelo Antonio
Source: Microelectronics technology and devices, SBMicro. Conference titles: International Symposium on Microelectronics Technology and Devices. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CONTRERAS, Esteban e CERDEIRA, Antonio e PAVANELLO, Marcelo Antonio. Simulation of a Miller OpAmp with FinFETs at High temperatures. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0177ecst. Acesso em: 24 maio 2024.
APA
Contreras, E., Cerdeira, A., & Pavanello, M. A. (2012). Simulation of a Miller OpAmp with FinFETs at High temperatures. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0177ecst
NLM
Contreras E, Cerdeira A, Pavanello MA. Simulation of a Miller OpAmp with FinFETs at High temperatures [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0177ecst
Vancouver
Contreras E, Cerdeira A, Pavanello MA. Simulation of a Miller OpAmp with FinFETs at High temperatures [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/04901.0177ecst
Tese (Doutorado)
Operação analógica de transistores de múltiplas portas em função da temperatura (2010)
Doria, Rodrigo Trevisoli ; Pavanello, Marcelo Antonio (Orientador)
Unidade: EP
Subjects: TRANSISTORES, SILÍCIO, DISPOSITIVOS ELETRÔNICOS, CIRCUITOS ANALÓGICOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DORIA, Rodrigo Trevisoli. Operação analógica de transistores de múltiplas portas em função da temperatura. 2010. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2010. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-10012011-135500/. Acesso em: 24 maio 2024.
APA
Doria, R. T. (2010). Operação analógica de transistores de múltiplas portas em função da temperatura (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-10012011-135500/
NLM
Doria RT. Operação analógica de transistores de múltiplas portas em função da temperatura [Internet]. 2010 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-10012011-135500/
Vancouver
Doria RT. Operação analógica de transistores de múltiplas portas em função da temperatura [Internet]. 2010 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-10012011-135500/
Artigo de periodico
Analog operation and harmonic distortion temperature dependence of nMOS junctionless transistors (2010)
Doria, Rodrigo Trevisoli ; Pavanello, Marcelo Antonio ; Lee, C. W.; Ferain, Isabelle; Akhavan, Nima Dehdashti; Yan, Ran; Razavi, Pedram; Yu, Ran; Kranti, A; Colinge, Jean-Pierre
Source: Microelectronics Technology and Devices - SBMicro 2010. Unidade: EP
Assunto: ELETROQUÍMICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DORIA, Rodrigo Trevisoli et al. Analog operation and harmonic distortion temperature dependence of nMOS junctionless transistors. Microelectronics Technology and Devices - SBMicro 2010, v. 31, n. 1, p. 13-20, 2010Tradução . . Disponível em: https://doi.org/10.1149/1.3474137. Acesso em: 24 maio 2024.
APA
Doria, R. T., Pavanello, M. A., Lee, C. W., Ferain, I., Akhavan, N. D., Yan, R., et al. (2010). Analog operation and harmonic distortion temperature dependence of nMOS junctionless transistors. Microelectronics Technology and Devices - SBMicro 2010, 31( 1), 13-20. doi:10.1149/1.3474137
NLM
Doria RT, Pavanello MA, Lee CW, Ferain I, Akhavan ND, Yan R, Razavi P, Yu R, Kranti A, Colinge J-P. Analog operation and harmonic distortion temperature dependence of nMOS junctionless transistors [Internet]. Microelectronics Technology and Devices - SBMicro 2010. 2010 ;31( 1): 13-20.[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/1.3474137
Vancouver
Doria RT, Pavanello MA, Lee CW, Ferain I, Akhavan ND, Yan R, Razavi P, Yu R, Kranti A, Colinge J-P. Analog operation and harmonic distortion temperature dependence of nMOS junctionless transistors [Internet]. Microelectronics Technology and Devices - SBMicro 2010. 2010 ;31( 1): 13-20.[citado 2024 maio 24 ] Available from: https://doi.org/10.1149/1.3474137
Artigo de periodico
Performance of source follower buffers implemented with standard and strained triple-gate nFinFETs (2010)
Pavanello, Marcelo Antonio ; Martino, João Antonio ; Simoen, Eddy ; Claeys, Cor ; Rooyackers, Rita; Collaert, Nadine
Source: Journal of Integrated Circuits and Systems. Unidade: EP
Assunto: TRANSISTORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PAVANELLO, Marcelo Antonio et al. Performance of source follower buffers implemented with standard and strained triple-gate nFinFETs. Journal of Integrated Circuits and Systems, v. 5, n. 2, p. 168-173, 2010Tradução . . Disponível em: https://doi.org/10.29292/jics.v5i2.324. Acesso em: 24 maio 2024.
APA
Pavanello, M. A., Martino, J. A., Simoen, E., Claeys, C., Rooyackers, R., & Collaert, N. (2010). Performance of source follower buffers implemented with standard and strained triple-gate nFinFETs. Journal of Integrated Circuits and Systems, 5( 2), 168-173. doi:10.29292/jics.v5i2.324
NLM
Pavanello MA, Martino JA, Simoen E, Claeys C, Rooyackers R, Collaert N. Performance of source follower buffers implemented with standard and strained triple-gate nFinFETs [Internet]. Journal of Integrated Circuits and Systems. 2010 ;5( 2): 168-173.[citado 2024 maio 24 ] Available from: https://doi.org/10.29292/jics.v5i2.324
Vancouver
Pavanello MA, Martino JA, Simoen E, Claeys C, Rooyackers R, Collaert N. Performance of source follower buffers implemented with standard and strained triple-gate nFinFETs [Internet]. Journal of Integrated Circuits and Systems. 2010 ;5( 2): 168-173.[citado 2024 maio 24 ] Available from: https://doi.org/10.29292/jics.v5i2.324
Artigo de periodico
Trapezoidal SOI FinFET analog parameters' dependence on cross-section shape (2009)
Bühler, Rudolf Theoderich; Giacomini, R; Pavanello, Marcelo Antonio ; Martino, João Antonio
Source: Semiconductor Science and Technology. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BÜHLER, Rudolf Theoderich et al. Trapezoidal SOI FinFET analog parameters' dependence on cross-section shape. Semiconductor Science and Technology, v. 24, n. 11, 2009Tradução . . Disponível em: https://doi.org/10.1088/0268-1242/24/11/115017. Acesso em: 24 maio 2024.
APA
Bühler, R. T., Giacomini, R., Pavanello, M. A., & Martino, J. A. (2009). Trapezoidal SOI FinFET analog parameters' dependence on cross-section shape. Semiconductor Science and Technology, 24( 11). doi:10.1088/0268-1242/24/11/115017
NLM
Bühler RT, Giacomini R, Pavanello MA, Martino JA. Trapezoidal SOI FinFET analog parameters' dependence on cross-section shape [Internet]. Semiconductor Science and Technology. 2009 ; 24( 11):[citado 2024 maio 24 ] Available from: https://doi.org/10.1088/0268-1242/24/11/115017
Vancouver
Bühler RT, Giacomini R, Pavanello MA, Martino JA. Trapezoidal SOI FinFET analog parameters' dependence on cross-section shape [Internet]. Semiconductor Science and Technology. 2009 ; 24( 11):[citado 2024 maio 24 ] Available from: https://doi.org/10.1088/0268-1242/24/11/115017
Trabalho de evento
Influence of fin width on the intrinsic voltage gain of standard and strained triple-gate nFinFETs (2008)
Pavanello, Marcelo Antonio ; Martino, João Antonio ; Simoen, Eddy ; Rooyackers, Rita; Collaert, Nadine ; Claeys, Cor
Source: SBMICRO 2008: Anais. Conference titles: International Symposium on Microelectronics Technology and Devices SBMICRO. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PAVANELLO, Marcelo Antonio et al. Influence of fin width on the intrinsic voltage gain of standard and strained triple-gate nFinFETs. 2008, Anais.. Pennington: The Electrochemical Society, 2008. . Acesso em: 24 maio 2024.
APA
Pavanello, M. A., Martino, J. A., Simoen, E., Rooyackers, R., Collaert, N., & Claeys, C. (2008). Influence of fin width on the intrinsic voltage gain of standard and strained triple-gate nFinFETs. In SBMICRO 2008: Anais. Pennington: The Electrochemical Society.
NLM
Pavanello MA, Martino JA, Simoen E, Rooyackers R, Collaert N, Claeys C. Influence of fin width on the intrinsic voltage gain of standard and strained triple-gate nFinFETs. SBMICRO 2008: Anais. 2008 ;[citado 2024 maio 24 ]
Vancouver
Pavanello MA, Martino JA, Simoen E, Rooyackers R, Collaert N, Claeys C. Influence of fin width on the intrinsic voltage gain of standard and strained triple-gate nFinFETs. SBMICRO 2008: Anais. 2008 ;[citado 2024 maio 24 ]
Tese (Doutorado)
Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas (2008)
Souza, Michelly de; Pavanello, Marcelo Antonio (Orientador)
Unidade: EP
Subjects: TRANSISTORES (MODELAGEM), DISPOSITIVOS ELETRÔNICOS, CIRCUITOS ANALÓGICOS, MEDIDAS ELÉTRICAS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA, Michelly de. Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas. 2008. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2008. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-29012009-161414/. Acesso em: 24 maio 2024.
APA
Souza, M. de. (2008). Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-29012009-161414/
NLM
Souza M de. Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas [Internet]. 2008 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-29012009-161414/
Vancouver
Souza M de. Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas [Internet]. 2008 ;[citado 2024 maio 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-29012009-161414/
Trabalho de evento
Sidewall angle influence on the finFET analog parameters (2007)
Giacomini, Renato Camargo; Martino, João Antonio ; Pavanello, Marcelo Antonio
Source: SBMicro 2007. Conference titles: International Symposium on Microelectronics Technology and Devices SBMICRO. Unidade: EP
Assunto: MICROELETRÔNICA
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ABNT
GIACOMINI, Renato Camargo e MARTINO, João Antonio e PAVANELLO, Marcelo Antonio. Sidewall angle influence on the finFET analog parameters. 2007, Anais.. Pennington: The Electrochemical Society, 2007. . Acesso em: 24 maio 2024.
APA
Giacomini, R. C., Martino, J. A., & Pavanello, M. A. (2007). Sidewall angle influence on the finFET analog parameters. In SBMicro 2007. Pennington: The Electrochemical Society.
NLM
Giacomini RC, Martino JA, Pavanello MA. Sidewall angle influence on the finFET analog parameters. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Vancouver
Giacomini RC, Martino JA, Pavanello MA. Sidewall angle influence on the finFET analog parameters. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Trabalho de evento
Low temperature operation of undoped body triple-gate finFETs from an analog perspective (2007)
Pavanello, Marcelo Antonio ; Martino, João Antonio ; Simoen, Eddy ; Rooyackers, Rita; Collaert, Nadine ; Claeys, Cor
Source: SBMicro 2007. Conference titles: International Symposium on Microelectronics Technology and Devices SBMICRO. Unidade: EP
Assunto: MICROELETRÔNICA
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ABNT
PAVANELLO, Marcelo Antonio et al. Low temperature operation of undoped body triple-gate finFETs from an analog perspective. 2007, Anais.. Pennington: The Electrochemical Society, 2007. . Acesso em: 24 maio 2024.
APA
Pavanello, M. A., Martino, J. A., Simoen, E., Rooyackers, R., Collaert, N., & Claeys, C. (2007). Low temperature operation of undoped body triple-gate finFETs from an analog perspective. In SBMicro 2007. Pennington: The Electrochemical Society.
NLM
Pavanello MA, Martino JA, Simoen E, Rooyackers R, Collaert N, Claeys C. Low temperature operation of undoped body triple-gate finFETs from an analog perspective. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Vancouver
Pavanello MA, Martino JA, Simoen E, Rooyackers R, Collaert N, Claeys C. Low temperature operation of undoped body triple-gate finFETs from an analog perspective. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Trabalho de evento
Physical characterization and reliability aspects of MuGFETs (2007)
Claeys, Cor ; Simoen, Eddy ; Rafi, J.M.; Pavanello, Marcelo Antonio ; Martino, João Antonio
Source: SBMicro 2007. Conference titles: International Symposium on Microelectronics Technology and Devices SBMICRO. Unidade: EP
Assunto: MICROELETRÔNICA
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ABNT
CLAEYS, Cor et al. Physical characterization and reliability aspects of MuGFETs. 2007, Anais.. Pennington: The Electrochemical Society, 2007. . Acesso em: 24 maio 2024.
APA
Claeys, C., Simoen, E., Rafi, J. M., Pavanello, M. A., & Martino, J. A. (2007). Physical characterization and reliability aspects of MuGFETs. In SBMicro 2007. Pennington: The Electrochemical Society.
NLM
Claeys C, Simoen E, Rafi JM, Pavanello MA, Martino JA. Physical characterization and reliability aspects of MuGFETs. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Vancouver
Claeys C, Simoen E, Rafi JM, Pavanello MA, Martino JA. Physical characterization and reliability aspects of MuGFETs. SBMicro 2007. 2007 ;[citado 2024 maio 24 ]
Trabalho de evento
Comparison between bulk and floating body partially depleted SOI nMOSFETs for high frequency analog applications operating from 300 K down to 95 K (2005)
Pavanello, Marcelo Antonio ; Martino, João Antonio ; Simoen, Eddy ; Claeys, Cor
Source: Microelectronics Technology and Devices SBMICRO 2005. Conference titles: International Symposium on Microelectronics Technology and Devices SBMICRO. Unidade: EP
Assunto: MICROELETRÔNICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PAVANELLO, Marcelo Antonio et al. Comparison between bulk and floating body partially depleted SOI nMOSFETs for high frequency analog applications operating from 300 K down to 95 K. 2005, Anais.. Pennington: The Electrochemical Society, 2005. . Acesso em: 24 maio 2024.
APA
Pavanello, M. A., Martino, J. A., Simoen, E., & Claeys, C. (2005). Comparison between bulk and floating body partially depleted SOI nMOSFETs for high frequency analog applications operating from 300 K down to 95 K. In Microelectronics Technology and Devices SBMICRO 2005. Pennington: The Electrochemical Society.
NLM
Pavanello MA, Martino JA, Simoen E, Claeys C. Comparison between bulk and floating body partially depleted SOI nMOSFETs for high frequency analog applications operating from 300 K down to 95 K. Microelectronics Technology and Devices SBMICRO 2005. 2005 ;[citado 2024 maio 24 ]
Vancouver
Pavanello MA, Martino JA, Simoen E, Claeys C. Comparison between bulk and floating body partially depleted SOI nMOSFETs for high frequency analog applications operating from 300 K down to 95 K. Microelectronics Technology and Devices SBMICRO 2005. 2005 ;[citado 2024 maio 24 ]

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